Контроллер CD привода в приставке 3DO построен на следующих интересных с точки зрения эмуляции микросхемах:
1. Микроконтроллер (МК), управляющий компонентами CD привода. В FZ10 применен МК производства Panasonic серии MN188. Информации по нему я не нашел. Поэтому как объект эмуляции пока не интересен. Возможна эмуляция опосредованно через алгоритм работы LC98000.
2. Микросхема интерфейса консоль/микроконтроллер привода CD, в которой реализованы алгоритмы работы DMA/IRQ и обработка RAW данных секторов CD. В Panasonic применена LC98000 от SANYO. Даташит на данную микросхему я не нашел, но нашел даташит от SEGA на его предка LC9851 ( http://yadi.sk/d/DXeUOPab7znAy) В даташите подробно описаны различные режимы работы микросхемы, а так же, приведены временные диаграммы обмена. Основные диаграммы были мной проверены при помощи логического анализатора. Данная микросхема наиболее интересна в качестве объекта повторения.

LC98000 имеет ряд интерфейсов сопряжения с различными компонентами CD привода:
1. Интерфейс сопряжения с шиной XBUS консоли.
2. Интерфейс сопряжения с микроконтроллером, управляющим компонентами CD привода.
3. Интерфейс сопряжения с микросхемой кэш памяти на 32кБ.

Интерфейс сопряжения с шиной XBUS используется для приема командных последовательностей от консоли и размещения их в стеке FIFO для хранения, передачи состояния операции от МК, передачи затребованных данных сектора. Длина командной последовательности составляет 7 байт. Глубина стека FIFO составляет 8 байт. Для получения последовательностей используются следующие линии данных/управления:

1. HD0 .. HD7 - двунаправленная шина данных (ШД) по которой передаются байты командной последовательности, статус операции, данные сектора.
2. HRDn - вход тактирования передачи данных по ШД от LC98000 в консоль. Активный уровень - низкий. Так же эта линия управляет буферной схемой ШД и переключает направление передачи (от LC98000 в консоль при низком уровне).
3. HWRn - вход тактирования записи командных последовательностей в стек FIFO для хранения в LC98000 и дальнейшего считывания МК. Активный уровень - низкий.
4. CMDn - вход указывающий на режим чтения/записи в стек FIFO команд и статуса. В комбинации с управляющими линиями HRD, HWR используются следующие режимы: запись командной последовательности в стек FIFO (HWR низкий), считывание статуса операции (HRD низкий).
5. STENn - выход сигнализирующий о наличии данных в стеке FIFO статуса операции. Активный уровень - низкий.
6. DTENn - выход сигнализирующий о наличии данных сектора в буфере для передачи в консоль. Активный уровень - низкий.
7. ENABLEn - вход по которому выходные цепи LC98000 переводятся в рабочий режим, либо в высокоомное состояние. Активный уровень - низкий. При высоком уровне, выходные цепи в высокоомном состоянии.
8. WAITn - выход по которому LC98000 сигнализирует, что длительность тактирующих сигналов HWR или HRD является недостаточной для гарантированного считывания и требуется введение дополнительных циклов ожидания. Активный уровень низкий.
9. MDACHG - выход сигнализирующий о... ХЗ что он сигнализирует, пока не разбирался. Возможно сигнализирует о смене носителя данных.

Режимы работы:
1. Запись командной последовательности.
В данном режиме хост(консоль) переводит управляющие линии ENABLEn, CMDn в низкий уровень. Затем сопровождая серией низких уровней на HWRn передает данные по ШД. Всего передается 7 байт командной последовательности. Т.е. комбинация управляющих сигналов следующая: ENABLEn="0", CMDn="0", HRD="1", HWRn="0" (серия из 7 импульсов). LC98000 не обрабатывает поступающие данные, просто размещает в стеке FIFO для последующего считывания управляющим МК. По записи первого байта (наличии хотя бы одного байта в стеке FIFO) LC98000 переводит линию INT(прерывание) в низкое состояние, сигнализируя МК что в стеке находятся данные для считывания. LC98000 имеет в своем составе регистр внутреннего состояния в котором отображены флаги наличия данных, переполнения, опустошения FIFO. Данный регистр доступен для считывания МК.

----------------------------------------------------------------------------------------------------
Интерфейс сопряжения с микроконтроллером пока не интересен, т.к. не будет реализован без применения внешнего МК в проектируемом контроллере XBUS-SD.

Интерфейс сопряжения с микросхемой памяти кэша 32кБ так же будет исключен из проекта.

У меня пока есть следующий рабочий вариант контроллера:
Реализация на FPGA без применения внешнего МК. Управление алгоритмом возлагается на софт процессор NIOS II. На борту FPGA будет размещен контроллер DMA+SPI для работы с SD картой, контроллер PIO для управляющих линий (светодиоды, сброс консоли, кнопка сброса контроллера), контроллер памяти ROM для хранения загрузчика основной программы с SD карты, контроллер внешней SDRAM на 256К Х 16 разрядов под нужды основной программы софт процессора и кэша секторов, контроллер обновлений прошивки конфигурации FPGA, контроллер стеков FIFO команд и статуса текущей операции, контроллер генератора тактовой частоты CLK. Поддерживаемая файловая система: FAT16/FAT32. Вариант реализации на FPGA интересен своей гибкостью. Конфигурацию компонентов можно менять в широких пределах. Варианты компонентов так же меняются на лету. Возможность применения как платных IP core так и бесплатных.

При разработке контроллера использую готовые модули FPGA, MCU, производимые китайцами (см. прилагаемые фото). В качестве отладочных инструментов использую осциллограф RIGOL DS1102E и логический анализатор HANTEK 4032L.
На первом этапе буду использовать следующие компоненты:
1. Модуль с FPGA Altera Cyclone IV как аналог LC98000. Алгоритм работы будет смоделирован в FPGA.
2. Модуль ARM7TDMI как уже готовый к использованию и имеющий на борту SD сокет. В дальнейшем после успешной реализации конечного устройства, буду реализовывать полностью на FPGA EP3C5E.
3. Плату преобразователя уровней 5 <=> 3.3 для сопряжения FPGA с шиной консоли. В качестве преобразователей использую 74LVC4245A. Данные микрухи приобрел по случаю, на распродаже. Далее можно применить и 74LVC245A (двунаправленный буфер на ШД), 74LVC244A (однонаправленный буфер на шину управления).
====================
Принял решение сделать универсальную плату: EP3C5E144 - IRQ/DMA, STM32F405RG - управляющий контроллер с поддержкой SDIO/USB_OTG_FS, SRAM 512K, JTAG - FPGA/STM32. Начал разводить плату.